`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date:    14:35:57 04/12/2011 
// Design Name: 
// Module Name:    adder 
// Project Name: 
// Target Devices: 
// Tool versions: 
// Description: 
//
// Dependencies: 
//
// Revision: 
// Revision 0.01 - File Created
// Additional Comments: 
//
//////////////////////////////////////////////////////////////////////////////////
module adder(a, b, out);
	input [15:0] a;
	input [15:0] b;
	output [15:0] out;
	
	reg [15:0] out;
	
	always@(a or b)
		begin
			out <= a + b;
		end


endmodule
